실리콘 칩에서의 나노-슬릿

미국 일리노이즈 대학(University of Illinois at Urbana-Champaign)의 연구진은 

0.5 nm 두께의 실리콘 칩에 100 nm 폭을 가진 나노-슬릿(nano-slit)을 제조할 수 있

는 두 가지 방법을 개발했다. 그들은 칩의 한쪽 면은 단지 100 nm 의 슬릿으로 되어 

있고 실리콘 칩의 다른 면은 거의 1 mm 로 되어 있어 내부 구조가 점차적으로 확대

되는 방식으로 만들었다. 

이러한 V 모양의 슬릿을 만들기 위한 첫 번째 방법은 매우 간단하고 저렴하다. 매우 

간단하게 만들기 위해서 단지 낮은 해상도를 가진 포토리소그래피

(photolithography)와 습식 에칭(wet etching) 방법을 사용했다. 이 슬릿은 투과전자

현미경 기판으로 사용될 수 있고 다중벽 탄소나노튜브에 결합되었을 때 TEM 이미

지 관찰과 전자 수송을 동시에 측정하는데 특히 유용하다. 

슬릿을 만들 수 있는 두 번째 방법은 첫 번째 방법의 습식 에칭단계를 집속 이온빔 

밀링(focused ion beam milling)으로 대체하였다. 첫 번째 방법보다 좀 더 복잡한 

방법이지만 높은 안정성을 가지고 있어서 초전도 나노와이어에 결합되어 TEM 이미

지 관찰이나 쉽게 망가지는 샘플의 극저온 측정에 알맞다. 

연구진은 이 슬릿으로 나노와이어를 어떻게 만들 수 있는지를 설명했다. 나노스텐

실 증착(nanostencil deposition)이라고 불리는 이 방법은 슬릿을 형성하는 부분을 

제외한 전체 기판을 덮는 기판에 압력을 가한다. 그리고 금속이 증착되었을 때 기판

의 단지 개방된 부분만 나노와이어를 형성하면서 금속을 수용한다. 독특한 슬릿 설

계를 하면 이 프로세스로 나노와이어가 접촉 도선에 이음매 없이 한 단계로 연결될 

수 있도록 할 것이다. 이런 종류의 슬릿들은 미래에 나노-노즐(nano-nozzle)나 근

접장 광학장치(near-field optics) 등에 적용될 수 있을 것이다. 이 연구진의 주요 연

구 분야는 초전도 나노와이어와 탄소나노튜브의 전자 수송 성질을 파악하는 것이

다. 

이 연구결과는 Nanotechnology에 "Nanoslits in silicon chips" 이라는 제목으로 게

재되었다(Thomas Aref et al 2009 Nanotechnology 20 045303 (7pp) doi: 

10.1088/0957-4484/20/4/045303). 

그림. (a, b, c) 단지 낮은 해상도 포토리소그래피와 습식 에칭을 사용해서 형성된 

실리콘 칩을 꿰뚫는 125 nm 나노-슬릿. (d) 나노-슬릿을 통해서 나노스텐실 증착으

로 제조된 200 nm 폭의 나노와이어.

http://nanotechweb.org/

출처 : KISTI 『글로벌동향브리핑(GTB)』 2009-01-20